[Verilog] "multiple drivers" 해결

문제상황: 다음과 같은 Verilog 코드를 작성하고 컴파일을 실행했을 때, multiple drivers 에러가 발생했습니다. 이 모듈의 목적은 입력신호인 data_in을 받아서 data_out으로 출력하는 동작을 수행하는 것입니다. module top_module ( input wire clk, input wire rst, input wire data_in, output wire data_out ); reg [7:0] data; always @(posedge clk or posedge rst) begin if (rst) begin data

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