흔히 발생하는 Verilog RTL coding 실수

여기서 말한 잘못 만든 Verilog RTL code란, Verilog simulation 시에는 syntax error가 발견되지 않았지만, 설계자가 의도 하지 않은 실수가 들어있는 code. 일단, 이런 실수는 여러가지가 있는데, 무서운 점은 이런 실수들이 Error를 발생시키지 않는다는 점이다. RTL 작성 후 compile에서 Error가 없고, simulation 후에도 Function 문제가 없을 수 있다. 예를들어, 아래 같은 코드가 있다고 하면, module mux3a (y, a, b, c, sel); output y; input [1:0] sel; input a, b, c; reg y; always @(a or b or c or sel) case (sel) 2'b00: y = a; 2'b01: y = b; 2'b10: y = c; endcase endmodule syntax error는 없고, 00, 01, 10 입력 시 simulation 상에서 아무 문제가 없다....

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