[Verilog] 3-to-8 decoder 설계하기

3-to-8 decoder의 진리표는 다음과 같다. 입력(A2 A1 A0) 출력(D7 D6 D5 D4 D3 D2 D1 D0) 000 00000001 001 00000010 010 00000100 011 00001000 100 00010000 101 00100000 110 01000000 111 10000000 3-to-8 decoder도 2-to-4 decoder와 마찬가지로 입력이 주어진다면, 이에 해당하는 output만 1(on)을 출력한다. 2-to-4 decoder 모듈을 설계해 놓았다면, 이를 활용하여 두 가지 방법으로 3-to-8 decoder을 설계할 수 있다. 다음은 2-to-4 decoder 모듈 하나를 이용해 설계한 3-to-8 decoder의 veriolog code이다. module _3to8decoder1( input A0, input A1, input A2, output [7:0] D ); wire [3:0] w_D; _2to4decoder A0A1 ( .A...

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