요즘 관심분야

1.OCC를 어디에 배치하느냐에 따라, PnR Topology와 Cell Area가 크게 바뀐다. 근데 PnR Engineer 대부분이 DFT 지식이 많지 않다보니, 이 부분 신경 쓰기 어려움. DFT Engineer가 가이드를 줄 수 있도록 공부해봐야겠다... 선행연구가 있던데... 이것도 내 연구가 필요 2.PnR, CTS 알고리즘을 정확히 이해를 못했는데, 똑같은 Design 2개를 하나의 Top에서 데칼코마니처럼 Floor plan을 해도, 내부는 다르게 PnR이 된다... 뭔가 Topology가 이상함... 통신쪽 전공하신 분들이 이런 topology optimization을 잘 하시던데, 이것도 연구가 필요 3.xx aware DFT, xx aware scan xx aware bist xx aware atpg, xx driven 등... 그냥 low power 그냥 high testablity를 구현하기는 어렵고, 어떤 파일 넣고 aware로 돌려야 하는데.... 좀 연구...

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