Metastability와 Clock domain crossing(CDC)란, in vlsi

Metastability와 Clock domain crossing(CDC)란, in vlsi

이 글에서는 Metastability와 Clock Domain Crossing의 개념을 알아보려고 합니다. 여기서 발생 할 수 있는 Timing violation을 피할 수 있는 HDL 설계, 그리고 이 설계에 대해서 어떤식으로 SDC를 작성하고 STA를 하면 되고~~ 어떤식으로 Place&Route 해야하는지 알고는 있지만, 블로그에 이런 코드는 안 올리려고 합니다. Metastability and Clock domain crossing를 아시기 전에, Digital 회로가 logical하게 physical하게 어떤식으로 동작하는지 알아야합니다. Flip flop의 기본 동작, setup/hold time 같은 것들이요! Metastability는 디지털 회로에서 신호에 신호의 correctness(한국어로 뭐라해야할지 모르겠는데.. 무결성?) 클럭 도메인 사이에서 데이터를 전달할 때 발생할 수 있습니다. 이 현상은 불안정한 상태로의 수렴으로, 데이터 비트가 잘못된 값으로 인식되는...

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