SDC란? Standard Design Constraint란, Standard Design Constraint란 VLSI, Verilog, 반도체 설계

우리가 CPU를 사든 그래픽카드를 사든 Memory를 사든 거기에는 성능값으로 clock speed(clock frequency)가 나와 있습니다. 컴퓨터의 모든 명령은 매 clock마다 수행이 됩니다. 여러분이 제 블로그를 열 때도 컴퓨터/휴대폰 속에서 수많은 명령어 연산들이 이뤄지는데요. 그 명령어 연산들이 반도체의 동작을 세세하게 명령합니다. 반도체의 동작들은 clock을 기준으로 동작됩니다. 어떤 반도체는 0->1이 되는 순간 동작하는 반도체가 있고, 어떤 반도체는 1->0이 되는 순간 동작하는 반도체도 있어요. 아무튼, 1. 프로그램은 반도체에 명령을 준다. 2. 반도체는 clock을 기준으로 동작한다. 3. clock이 빠를 수록, 반도체는 빠르게 동작 -> 프로그램이 빠르게 동작한다. 기능에 대한 설계는 Verilog라는 언어로 만든 Design을 통해 만들게 됩니다. SDC는 Synopsys Design contraint라고도 불리고, Standard Design Co...

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