CTS란, Clock Tree Synthesis란

Clock Tree Synthesis(CTS)는 Digital 설계에서 Chip 전체에 걸쳐 클록 신호를 알맞게 분배하는 단계입니다. 기능 설계인 RTL 설계 -> Logic level에서 실질적인 Physical Contraint 적용한 Logical synthesis -> Logical synthesis 바탕으로 실제 물리적 위치에 배치 배선을 한 P&R -> 그리고 CTS 각 Sequential cell Group은 하나의 클럭을 갖고 동시에 동작하게 됩니다. 그런데 Clock Source에서 각 Flip flop의 거리는 다 각각 달라서.. 'source ~ Flip flop의 Clock pin'까지 도착하는 시간이 달라지는데요. Clock path에서 발생하는 지연시간을 'Latency'라고 부르고, Clock path간 Latency 차이를 Skew라고 부릅니다. Chip 동작을 위해 필요한 timing 제약 사항들을 맞추기 어렵고.. Timing violation이 발생...

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