Verilog Parallel case란? infer mux란?

1비트 짜리 신호 In_A, IN_B, In_C, In_D가 있다고 가정하겠습니다. 아래 코드를 먼저 보겠습니다. case (Sel) In_A : Data_Out = Out_A; In_B : Data_Out = Out_B; In_C : Data_Out = Out_C; In_D : Data_Out = Out_D; endcase Sel이 들어올 때, In_A만 1이고, 나머지는 0이라면 Data_Out에는 A가 출력된다. 그러나 In_A, In_B, In_C, In_D 모두 1이라면? 우선순위 선택 회로가 추가적으로 생겨서, In_A, B, C, D중 하나만 활성화가 된다. 즉, HDL에 작성하지 않은... 설계자의 의도가 들어가지 않은 로직이 추가된다. 설계자가, 이 로직에는 반드시 In_A, B, C, D중 하나만 1이 된다고 알고 있다면, 아래와 같은 코드를 작..........

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