Synthesis, DFT, STA, EC 등 하면서 느낀 것.

저는 PI Engineer로도 불리고, Front end engineer라고도 불리며 이것저것 해봤습니다. RTL Engineer가 Verilog file을 전달해주면, 저는 그 RTL에 Physical적인 문제가 없는지 Check하고.. DFT하고.. SDC 만들고.. CTS에 필요한 정보들 정리해서 PD Engineer에게 전달해주고.. 이런 일을 하고 있습니다. 제가 느낀 어려운 점은 시간 문제. (1) Deadline은 짧은데 Runtime은 너무 길어요. 시간이 길기에 Chip을 여러 Block으로 쪼개서 진행하지만, 그래도 Block 하나가 처음부터 끝까지 진행되려면 몇 일이 걸리거나 몇 주가가 걸립니다. 첫 단추를 잘못 끼웠다? -> 미래의 내가 수습하거나, 처음부터 다시 하거나. 그리고 프로젝트를 시작하면, RTL Engineer도 RTL 만드는 것을 시작합니다. 데드라인 임박해서 RTL을 받게되면, 그 전에 준비 스크립트는 완벽히 만들어야 하고... 결과가 안 좋으면...

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